출력 매칭 회로 최적화를 통한 Ka-대역 GaN 도허티 증폭기 소형화 설계

I. 서 론

최근 5G 및 밀리미터파(mmWave) 통신 기술의 발전에 따라, Ka-대역(26.5~40 GHz)에서 동작하는 고효율․소형화된 전력 증폭기에 대한 수요가 증가하고 있다. 도허티(Doherty) 증폭기는 높은 피크-평균 전력비(PAPR)를 갖는 신호에 대해 출력 백오프(OBO) 조건에서도 높은 효율을 유지할 수 있어, 광대역 고속 통신 시스템에 적합한 증폭기 구조이다. 또한, GaN(gallium nitride) 소자는 높은 전력 밀도와 우수한 열 특성으로 인해, 고주파 및 소형화 응용에 적합하여, GaN 공정을 이용한 Ka 대역 도허티 증폭기 연구가 활발히 진행되고 있다^[1]~[6]. 그러나, 기존 연구들에서는 메인(main) 증폭기와 피크(peak) 증폭기 간의 DC 전원 경로가 분리되어 있어, 전원 공급을 위한 인덕터 또는 전송선로, 바이패스 커패시터(bypass capacitor) 등이 이중으로 사용되는 경우가 많아 칩 면적의 증가를 초래하며 고집적화 및 소형화 측면에서 한계를 나타낸다.

본 연구에서는 이러한 한계를 극복하기 위해, 메인 및 피크 증폭기 간의 DC 전원을 공유할 수 있도록 설계함으로써 전원 공급을 위한 전송선로 및 바이패스 커패시터의 중복 사용을 방지하였다. 또한, 전원 공급 경로를 임피던스 변환 회로의 일부로 통합하여 출력 매칭 회로의 각 신호 경로를 최적화하였다. 이를 기반으로 Ka-대역 GaN 도허티 증폭기의 소형화와 고효율 특성을 동시에 달성할 수 있는 설계 방안을 제시한다.

II. 도허티 증폭기 출력 매칭 회로 최적화

그림 1은 본 연구에서 제안한 Ka-대역 도허티 증폭기의 회로도를 나타낸다. 본 회로는 Q₁을 이용한 메인 증폭기와 Q₂를 이용한 피크 증폭기로 구성되며, 출력 매칭 회로는 MS₆부터 MS₉까지의 전송선로로 구성된다. Q₁의 드레인 전류(I_D1)는 DC 전원(V_dd)으로부터 MS₇-MS₈ 경로를 통해 공급되며, Q₂의 드레인 전류(I_D2)는 MS₇-MS₆-MS₉ 경로를 통해 공급된다. 이와 같이 Q₁과 Q₂가 공통의 V_dd를 공유하도록 설계함으로써, 바이패스 커패시터 및 전원 공급경로의 추가 사용을 최소화하였다.

그림 1. | Fig. 1. 제안된 Ka 대역 도허티 증폭기 회로도 | Schematic of the proposed Ka-band Doherty amplifier.

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1 W급의 출력 전력을 위해 Q₁과 Q₂는 각각 4×50 μm 크기의 트랜지스터를 사용하였다. Q₁과 Q₂를 동일한 크기로 설계할 경우, 도허티 증폭기의 출력이 6 dB 백오프되는 지점에서 피크 증폭기 트랜지스터 Q₂는 off 되고 메인 증폭기 트랜지스터 Q₁의 출력은 약 3 dB 백오프된 상태에서 동작하게 된다. 따라서, 도허티 증폭기에서 출력 백오프 영역의 효율을 최적화하기 위해서는 메인 증폭기 트랜지스터 Q₁의 백오프 영역 특성을 파악하고, 이를 기반으로 출력 매칭 회로를 설계하는 것이 중요하다.

Ka-대역 도허티 증폭기 설계에서는 높은 동작 주파수로 인해 트랜지스터의 기생 성분을 반드시 고려해야 하며, 이 중 로드풀 특성에 가장 큰 영향을 미치는 요소는 드레인-소스 간 커패시턴스(C_ds)이다. C_ds는 드레인에 병렬로 연결되기 때문에, 로드풀 분석 시 임피던스 도메인보다 어드미턴스 도메인에서 해석하는 것이 더 효과적이다.

그림 2는 26.5 GHz에서 4×50 μm 트랜지스터에 대해 포화 출력(P_sat) 및 백오프 출력에서 PAE 로드풀 시뮬레이션 결과를 보여준다. 시뮬레이션 결과를 보면, Y_opt,sat에서 출력 29.6 dBm 및 PAE 60.4 %를 가지며, Y_opt,OBO에서는 출력 26.7 dBm 및 PAE 63.1 %를 가진다. Y_opt,sat및 Y_opt,OBO의 어드미턴스 값을 비교해 보면, 출력이 백오프될 경우 Y_opt의 허수부(imaginary part)는 큰 변화가 없는 반면, 실수부(real part)는 포화 출력 상태 대비 감소하는 방향으로 이동하는 것을 알 수 있다. 여기서, Y_opt의 허수부는 주로 C_ds에 의해서 결정되며, 실수부는 트랜지스터의 I-V 특성에 따른 로드라인에 의해 결정되게 된다^[7].

그림 2. | Fig. 2. 4×50 μm 트랜지스터의 PAE 로드풀 시뮬레이션 (contour step: 5 %, frequency: 26.5 GHz) | Load-pull simulation of PAE for a 4×50 μm transistor (contour step: 5 %, frequency: 26.5 GHz).

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그림 2의 로드풀 결과를 통해 도허티 증폭기의 출력 매칭회로 설계 시 필요한 매칭 포인트를 도출할 수 있다. 최대 출력 상태에서는 Q₁과 Q₂가 각각 Y_opt,sat에 매칭되어야 하며, 6 dB 출력 백오프 조건에서는 Q₂가 off됨에 따라 발생하는 부하 변조 효과에 의해 Q₁은 Y_opt,OBO에 매칭되도록 출력 매칭 회로가 설계되어야 한다.

그림 3은 Q₁, Q₂ 트랜지스터를 포함한 출력단의 등가회로와 각 노드의 어드미턴스를 나타낸다. 어드미턴스 변환 과정을 설명하기 위해 그림 3(a)에서 각 노드의 어드미턴스를 각각 Y_Q1, Y_Q2, Y_out, Y_p, Y_m으로 정의 하였다. 트랜지스터 Q₁, Q₂는 전류원 I_m, I_p 및 기생 커패시턴스 C_ds로 등가적으로 나타내었다. Y_out은 출력포트의 어드미턴스로서, 추가적인 임피던스 변환 회로의 사용을 피하기 위해 1/50 (S) 로 설계하였다(즉, 50 Ω 부하). Y_p는 MS₉를 통해 바라본 피크증폭기의 어드미턴스로서, 백오프 영역에서는 MS₉과 C_ds의 직렬연결에 의해 결정된다. Y_m은 메인증폭기 출력에서 바라본 어드미턴스로서 Y_m=Y_out+Y_p 로 구해지게 된다.

그림 3. | Fig. 3. 출력단 등가회로 및 각 노드 어드미턴스 | Equivalent output network and node admittances.

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6 dB 출력 백오프 조건에서, Y_m은 그림 3 (b)의 Y_m,OBO에 위치하게 되며, MS₆-MS₇-MS₈를 통한 어드미턴스 변환을 거쳐 Y_Q1은 Y_Q1,OBO에 매칭된다. 여기서, DC 전원 공급 경로인 MS₇을 어드미턴스 변환 회로의 일부로 통합하여 동작하도록 설계함으로써 출력 매칭회로의 면적을 최소화하였다.

최대출력 조건에서는, 메인 증폭기와 피크증폭기가 동시에 동작하므로 부하 변조효과에 의해 Y_m의 실수부는 감소하게 되며, 이에 따라 Y_m은 Y_m,sat 위치로 이동한다. 이후 MS₆-MS₇-MS₈을 통한 어드미턴스 변환을 거쳐 Y_Q1은 Y_Q1,sat에 매칭된다. 이때, Q₂ 역시 Y_Q1,sat 근처에 매칭되도록 설계함으로써, 최대출력 상태에서 메인 증폭기와 피크 증폭기가 모두 높은 효율을 달성할 수 있도록 하였다.

III. 시뮬레이션 및 측정결과

칩 제작을 위하여 0.15 μm GaN on SiC 공정을 이용하였다. 해당 공정의 substrate는 100 μm 두께를 가지며 2개 층의 메탈 레이어를 제공한다. 설계를 위해서 foundry에서 제공한 대신호 모델을 사용하였으며, agilent ADS를 이용하여 회로 및 EM 시뮬레이션, 레이아웃을 진행하였다.

그림 4는 제작된 도허티 증폭기 MMIC의 사진이다. 칩의 크기는 패드 포함하여 1.5×1.1 mm이다. 제작된 칩은 on-wafer 프루빙으로 측정하였으며 전원전압은 28 V를 인가하였다. S-파라미터 측정은 벡터 네트워크 분석기(ZNA43)를 사용하였고, 대신호 특성 측정을 위해 드라이버 증폭기(ZVA 18443 VG+), 30 dB 감쇄기, 그리고 파워미터(NRP40P)를 이용하였다.

그림 4. | Fig. 4. 제작된 도허티 전력증폭기 MMIC | Fabricated GaN Doherty amplifier MMIC.

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그림 5는 소신호 이득 시뮬레이션 및 측정 결과를 나타낸다. 23~28 GHz에서 7.7 dB 이상의 소신호 이득이 측정되었으며, 전체적인 경향은 시뮬레이션과 유사하게 나타났다. 그러나, 26~28 GHz 구간에서는 시뮬레이션 대비 약 1 dB 정도의 이득 감소가 관찰되었다.

그림 5. | Fig. 5. 소신호 이득 시뮬레이션 및 측정결과 | Measurement and simulation results of small signal gain.

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그림 6은 출력 전력에 따른 PAE 시뮬레이션 및 측정 결과를 보여준다. 출력 전력이 25 dBm 이하일 경우, 시뮬레이션과 측정 결과는 유사한 경향을 나타내었다. 그러나 26 dBm 이상의 출력에서는 시뮬레이션 대비 약 5 % 정도 낮은 PAE가 측정되었다. 측정 결과를 보면, 26.0~27.5 GHz에서 포화 출력은 30.8~31.8 dBm, PAE 는 30~34 %를 기록하였으며, 6 dB 출력 백오프 조건에서는 24~27 %의 PAE를 달성하였다.

그림 6. | Fig. 6. PAE 시뮬레이션 및 측정결과 | Measurement and simulation results of PAE.

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소신호 및 대신호 특성 측정 결과를 보면 시뮬레이션과 전반적으로 유사한 경향을 보였으나, 일부 차이가 관찰되었다. 이러한 차이는 주로 능동소자 모델의 정확도 한계에서 비롯된 것으로 분석된다.

표 1은 본 연구에서 설계된 Ka-대역 GaN 도허티 증폭기와 기존에 발표된 결과들의 성능을 비교한 것이다. 제안된 증폭기는 출력 전력, PAE(최대 및 6 dB OBO) 측면에서 기존 결과들 대비 우수한 수준의 성능을 나타낸다. 특히, 칩 면적에 있어서는 기존 설계 대비 현저히 작은 크기를 달성함으로써 집적도 측면에서 우수한 특성을 보이는 것을 알 수 있다.

IV. 결 론

본 논문에서는 0.15 μm GaN on SiC 공정을 기반으로 Ka-대역 도허티 증폭기를 설계하고, 제작 및 측정을 통해 그 성능을 검증하였다. 출력 매칭 회로의 최적화를 통해 칩 면적을 최소화 하였으며, 측정 결과 제안된 구조는 기존의 Ka-대역 GaN 도허티 증폭기와 비교하여 출력 전력 및 효율 측면에서 우수한 수준의 성능을 나타내었다. 이러한 특성은 차세대 통신 및 군용 시스템과 같이 고집적화 및 경량화가 요구되는 응용 환경에서 시스템의 성능 향상에 기여할 수 있을 것으로 기대된다.