고출력 GaN SPDT MMIC 스위치 설계 및 제작

Ⅰ. 서 론

최근 GaN(gallium nitride) 공정 기술의 발전과 더불어, 고출력 특성이 요구되는 RF부품에 GaN 기반의 소자가 널리 사용되고 있다^[1]~[5]. GaN 공정은 기존의 GaAs 공정 대비 우수한 전력 특성과 열 안정성으로 인해, 고출력 전력증폭기 및 고출력 스위치 구현에 GaN 소자를 활용할 경우 우수한 전력 특성을 얻을 수 있을 뿐만 아니라 칩의 크기를 소형화 할 수 있어 차세대 통신 및 레이다 시스템에 GaN 소자 및 MMIC가 사용되고 있다. 5G 기지국의 경우 3.5 GHz 대역에서 GaN 전력증폭기를 이용하여 다중 입력 다중 출력(MIMO)이 가능한 형태의 기지국이 개발되어 사용되고 있고, 차세대 능동 위상배열 레이다의 경우 안테나간 간격이 파장의 절반 정도로 제한되므로 협소한 공간내에 고출력 부품을 배치하기 위해서는 GaN 소자의 사용이 필수적이라고 할 수 있다.

본 논문에서는 0.25 μm GaN on SiC 공정을 이용하여 고출력 SPDT 스위치를 설계, 제작하고 특성을 측정하였다.

Ⅱ. SPDT 스위치 설계

SPDT 스위치는 하나의 pole(P₀)과 두 개의 through 포트(P₁, P₂)를 갖는다. 제어 신호에 따라 P₀에서 P₁으로 신호가 전달(편의상 ‘P₀-P₁ 모드’로 표시)되거나, P₀에서 P₂ 로 신호가 전달(편의상 ‘P₀-P₂모드‘ 로 표시)되도록 동작한다. 그림 1은 본 논문에서 설계한 고출력 SPDT 스위치의 회로도이다. series-shunt 스위치 구조로 설계하였고, 각 스위치 트랜지스터는 2단으로 적층하여 출력을 향상시킬 수 있도록 하였다. 각 트랜지스터의 게이트는 바이어스 저항 R_g를 통해 0 V와 −40 V의 제어 신호를 인가할 수 있도록 하였다.

그림 1. | Fig. 1. 고출력 SPDT 스위치 회로도 | High power SPDT switch schematic.

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V_c1=−40 V, V_c2=0 V인 경우, P₀-P₁ 모드로 동작한다. 즉, P₁측의 series 스위치(F₃, F₄)는 on, shunt 스위치(F1, F2)는 off되고, P₂측의 shunt 스위치(F₅, F₆)는 on, series 스위치(F₇, F₈)는 off된다. 마찬가지로, V_c1=0 V, V_c`2=−40 V인 경우, P₀-P₂ 모드로 동작한다.

여기서, series 스위치 트랜지스터의 크기가 커지면 on 저항이 줄어들어 on 저항에 의한 손실은 줄어들지만, off 커패시턴스가 증가하므로 격리도 특성이 저하되므로 leakage에 의한 손실이 증가하게 된다. 예를 들어, P₀-P₁ 모드인 경우 P₁측의 series 스위치(F₃, F₄)의 크기를 증가시키면 on저항이 줄어들게 되어 P₀-P₁ 경로의 삽입손실이 줄어 들지만, 이 조건에서 모드를 변경하여 P₀-P₂ 모드가 되면 series 스위치(F₃, F₄)의 증가된 off 커패시턴스로 인해 P₁으로의 leakage 신호가 증가하게 되어 신호경로 P₀-P₂의 삽입 손실은 증가하게 되는 문제가 있다. 여기서 shunt 스위치가 역할을 하게 되는데, shunt 스위치 F₁, F₂가 on 되어 있으면 P₁으로의 leakage가 줄어들게 되고, 따라서 leakage에 의한 손실을 줄일 수 있다. shunt 스위치가 지나치게 커지게 되면 off 커패시턴스로 인하여 고주파 동작에 제한을 받게 되므로, 삽입손실의 최소화와 고주파 동작을 위하여 series 및 shunt 스위치 트랜지스터의 크기가 적절한 크기로 설계되어야 한다. 본 연구에서는 ADS 시뮬레이션을 통하여 스위치 트랜지스터의 크기를 최적화하였다.

각 트랜지스터는 2단으로 적층하여 대신호 동작에 의한 전압 스윙이 나누어 걸릴 수 있도록 하여 출력을 향상 시켰다. 그림 2는 P₀-P₁ 모드에서 포트 P₀의 전압 스윙 및 각 트랜지스터의 소스-드레인 양단에 걸리는 전압스윙(V_DS)을 보여준다. 각 트랜지스터의 on저항이 충분히 작다고 가정하면, 포트 P₀의 전압 스윙이 2V_pp인 경우, off 되어있는 트랜지스터 F₁, F₂, F₇, F₈에는 대략 V_pp에 해당하는 전압스윙이 걸리게 된다. 따라서, 트랜지스터를 적층할 경우 SPDT스위치의 출력을 향상시킬 수 있다.

그림 2. | Fig. 2. P₀-P₁ 모드 동작에 따른 포트 P₀의 전압 스윙 및 각 트랜지스터의 소스-드레인 전압 스윙 (V_DS) | Voltage swing at P₀, and voltage swing between source and drain in each transistor.

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Ⅲ. 측정결과

그림 3은 제작된 SPDT MMIC의 사진이다. 칩 제작을 위하여 0.25 μm GaN on SiC 공정을 이용하였고, 측정을 위하여 V_c1, V_c2는 wire bonding을 통해 각각 하나의 노드로 연결될 수 있게 하였다. 칩 크기는 패드 포함하여 1.6 mm×1.2 mm이다. series 스위치 F₃, F₄, F₇, F₈은 5 finger ×300 μm 소자를 사용하였고 shunt 스위치 F₁, F₂, F₅, F₆은 3 finger×200 μm 소자를 사용하였다. 제작된 칩은 on-wafer 프루빙을 통하여 측정하였으며, 제어전압 V_c1, V_c2는 on 전압은 0 V, off 전압은 −40 V를 인가하였다.

그림 3. | Fig. 3. 제작된 고출력 SPDT MMIC | Fabricated high power SPDT MMIC (chip size: 1.6 mm×1.2 mm).

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S 파라미터 측정을 위하여 PNA(N5244A)를 사용하였으며, 대신호 측정을 위하여 피크파워미터(N1911A)와 알에프코어사의 C-band 50 W 전력 증폭기를 사용하였다.

그림 4는 삽입손실 측정 결과이다. 0.1~10 GHz까지 0.23~1.32 dB의 삽입 손실을 갖는다. 그림 5는 입출력 반사손실과 격리도 측정 결과이다. 입․출력 반사손실은 주파수 0.1~10 GHz에서 −9 dB 이하의 특성을 보인다. 격리도는 같은 주파수에서 56~23 dB로 측정 되었다.

그림 4. | Fig. 4. 삽입손실 측정결과 | Measured insertion loss.

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그림 5. | Fig. 5. 반사손실 및 격리도 측정결과 | Measured insertion loss and isolation.

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제작된 SPDT스위치의 대신호 동작 특성을 확인하기위해, 5.5 GHz에서 듀티 10 %(펄스폭 10 μs)의 펄스를 50 W 전력 증폭기를 사용하여 증폭하고 스위치 입력(P₁)에 인가한 후 출력(P₀) 펄스의 전력을 피크 파워미터로 측정하였다. 그림 6은 입력파워에 따른 삽입손실 compression 특성을 보여준다. 측정결과를 보면 입력파워 44 dBm 근처에서 급격히 compression이 일어나는 것을 알 수 있다. 5.5 GHz의 소신호 삽입손실 0.52 dB에 대하여 0.1 dB compression 포인트는 입력파워 45.3 dBm으로 측정되었다. 입력파워 46.7 dBm에서 삽입손실은 0.64 dB로 소신호대비 0.12 dB compression에 해당한다. 표 1은 기존에 발표된 GaN SPDT스위치와 성능비교를 한 것이다. 본 논문의 결과가 기존 결과대비 우수한 전력 특성을 갖는 것을 알 수 있다.

그림 6. | Fig. 6. 입력파워에 따른 삽입손실 compression 측정결과(주파수 5.5 GHz) | Measured insertion loss compression according to input power.

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Ⅳ. 결 론

0.25 μm GaN on SiC 공정을 이용하여 고출력 SPDT스위치를 설계, 제작하고, 성능을 측정하였다. 각 신호 경로는 series-shunt 구조로 설계하였고, 고출력 특성을 위하여 스위치 트랜지스터를 2단으로 적층하여 설계하였다. 측정 결과, 입력파워 기준 46.7 dBm까지 0.12 dB 이하의 compression 특성을 갖는다. 본 논문에 의한 고출력 SPDT 스위치는 차세대 레이다 및 5G 기지국 시스템 등에 적용될 경우 고출력 동작 및 성능향상에 기여할 것으로 기대된다.