논문/REGULAR PAPERS

0.5-μm GaAs pHEMT 공정을 이용한 4.4~5.0 GHz 저잡음 증폭기

손정택https://orcid.org/0000-0003-4794-5813, 임정택https://orcid.org/0000-0002-2698-6942, 이재은https://orcid.org/0000-0001-6616-6503, 송재혁https://orcid.org/0000-0003-3736-2753, 김준형https://orcid.org/0000-0002-6873-9034, 백민석https://orcid.org/0000-0002-3651-4498, 이은규*https://orcid.org/0000-0002-3835-2226, 김철영https://orcid.org/0000-0002-5532-7399
Jeong-Taek Sonhttps://orcid.org/0000-0003-4794-5813, Jeong-Taek Limhttps://orcid.org/0000-0002-2698-6942, Jae-Eun Leehttps://orcid.org/0000-0001-6616-6503, Jae-Hyeok Songhttps://orcid.org/0000-0003-3736-2753, Joon-Hyung Kimhttps://orcid.org/0000-0002-6873-9034, Min-Seok Baekhttps://orcid.org/0000-0002-3651-4498, Eun-Gyu Lee*https://orcid.org/0000-0002-3835-2226, Choul-Young Kimhttps://orcid.org/0000-0002-5532-7399
Author Information & Copyright
충남대학교 전자공학과
*알에프피아
Department of Electronic Engineering, Chungnam National University
*rfpia
Corresponding Author: Choul-Young Kim (e-mail: cykim@cnu.ac.kr)

© Copyright 2023 The Korean Institute of Electromagnetic Engineering and Science. This is an Open-Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License (http://creativecommons.org/licenses/by-nc/4.0/) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.

Received: Oct 24, 2023; Revised: Nov 02, 2023; Accepted: Dec 12, 2023

Published Online: Dec 31, 2023

요 약

본 논문은 0.5-μm GaAs pHEMT 공정을 이용한 4.4~5.0 GHz 저잡음 증폭기(LNA)의 설계에 대해 논의한다. 트랜지스터의 고유한 잡음 원천과 기생적 특성으로 인한 최적 잡음과 입력 임피던스 불일치를 해결하기 위해 트랜지스터 크기는 최적화되었으며 추가적인 단 간 손실 부품 없이 높은 입력 및 잡음 최적 임피던스 일치로 낮은 잡음지수를 달성한다. 설계된 저잡음 증폭기는 4.4~5.0 GHz 범위에서 48 mW의 전력을 소모하며 23 dB 이상의 이득과 0.9 dB 미만의 낮은 잡음지수를 보여준다. 제작된 회로의 크기는 1.8×1.4 mm2이다.

Abstract

This paper discusses the design of a 4.4~5.0 GHz low-noise amplifier (LNA) using a 0.5-μm GaAs pHEMT process. The transistor size was optimized to address the mismatch between optimal noise and input impedance owing to the unique noise sources of the transistor and parasitic characteristics, achieving a low noise figure with high input and noise optimal impedance matching without additional inter-stage loss components. The designed low-noise amplifier consumed 48 mW of power in the 4.4~5.0 GHz range, demonstrating more than 23 dB of gain and a low noise figure of less than 0.9 dB. The size of the fabricated circuit was 1.8×1.4 mm2.

Keywords: GaAs pHEMT; Low Noise Amplifier; 5G NR

Ⅰ. 서 론

Sub-6GHz 4.4~5 GHz 주파수 대역은 5G의 Coverage에 더 넓은 영역을 커버하기 위해 활용될 수 있다. 5G 무선통신에서 안테나와 RF 모듈까지의 공간적 거리가 증가하기 때문에 손실과 추가 잡음이 있을 수 있고 시스템의 잡음지수를 줄이기 위해 안테나 뒤에 높은 이득과 낮은 잡음지수를 갖는 저잡음 증폭기가 요구된다[1]. 이러한 요구사항을 충족하기 위해 GaAs 화합물 반도체 기술을 기반으로 하는 저잡음 증폭기는 잡음지수에서 높은 성능을 가지고 있어 많은 연구가 이루어져 왔다[2]~[6]. 본 논문에서는 0.5 μm GaAs pHEMT 공정을 이용하여 4.7 GHz 대역에서 입력 임피던스와 잡음 최적 임피던스 일치를 통해 낮은 잡음지수를 달성하는 저잡음 증폭기를 제안한다. 설계된 저잡음 증폭기는 0.7 dB 이하의 낮은 NF 및 23 dB 이상의 높은 이득을 달성한다.

Ⅱ. 저잡음 증폭기 설계

저잡음 증폭기의 입력단 매칭은 최적화된 잡음 및 입력 임피던스 매칭으로 설계된다. 이러한 매칭을 위해 일반적으로 CS 구조 증폭기에서 소스 퇴화 인덕터와 게이트-소스 캐패시터를 이용한 잡음 및 입력 동시 매칭 기술이 주로 이용되고 있다[7],[8]. 잡음 및 입력 동시 매칭 기술은 입력 매칭 네트워크의 적용 이전에 입력 임피던스의 conjugate와 잡음 최적 임피던스를 일치시킨 후 입력 매칭 네트워크를 통해 두 임피던스를 동시에 매칭하는 방법이 적용된다. 그러나 게이트의 독립적인 잡음 소스와 트랜지스터의 피드백 기생 게이트-드레인 커패시턴스로 인해 입력 임피던스와 잡음 최적 임피던스 간의 일치는 소스 퇴화 인덕터와 게이트-소스 캐패시터만으로 원하는 정도의 조절이 어렵고 이런 문제를 해결하는 것은 더 낮은 잡음지수를 달성하기 위해 필요하다. 부하 임피던스 조정을 통한 wideband 매칭과 perfect simultaneous noise and input impedance matching(SNIM) 매칭 기술 등이 발표되어왔다[3],[9]. 본 논문에서는 임피던스 불일치를 해결하고 낮은 잡음지수를 달성하기 위해 각 단의 트랜지스터 크기를 최적화하였으며 그림 1은 두 번째 단의 트랜지스터 크기에 따른 잡음 최적화를 나타낸다. 임피던스 일치 최적화를 위해서 단간 인덕터를 이용해 부하 임피던스를 조정할 수 있으며 그림 1에 임피던스 일치를 위해 필요한 단간 인덕터 Lm을 나타내었다. 두 번째 단 트랜지스터 크기가 커질수록 별도의 단 간 네트워크 없이 높은 수준의 임피던스 일치를 보인다. 두 번째 단 트랜지스터 크기 최적화한 후 입력 매칭 네트워크로 높은 수준의 50 Ω 동시 매칭이 달성된다. 추가적으로 충분히 큰 크기로 최적화된 두 번째 단 트랜지스터의 사용은 실제적으로 손실이 있는 단 간 인덕터의 사용없이 잡음을 개선하게 되며 트랜지스터 크기에 따른 최소 잡음지수는 그림 1의 표에 나타내었다. 첫 번째 단 트랜지스터의 크기는 가장 낮은 잡음지수를 위해 0.425 dB의 최소 잡음지수를 갖는 8×50 μm으로 결정되었으며, 두 번째 단의 트랜지스터 크기는 전력 소모를 고려한 적정 크기에서 단 간 손실이 있는 매칭 소자 없이 임피던스 일치와 낮은 잡음지수를 달성하도록 8×50 μm으로 결정되었다. 그림 2는 저잡음 증폭기의 전체 회로도를 나타낸다. 높은 이득과 낮은 잡음지수를 위해 CS 2단 구성되며 1.2 V의 VDD에서 48 mW의 전력을 소모한다.

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그림 1. | Fig. 1. 두 번째 단 트랜지스터 게이트 폭에 따른 입력 임피던스와 잡음 최적 임피던스 (첫 번째 단은 고정된 트랜지스터 크기: 8×50 μm) | Input impedance and optimal noise impedance depending on the gate width of the second-stage transistor (with a fixed transistor size in the first stage: 8×50 μm).
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그림 2. | Fig. 2. 저잡음 증폭기 회로도 | Schematic of low noise amplifier.
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Ⅲ. 시뮬레이션 및 측정 결과

그림 3는 0.5-μm GaAs pHEMT 공정을 이용하여 제작한 칩 사진을 나타내며, 제작된 회로의 크기는 1.8×1.4 mm2이다. 그림 4은 제작된 저잡음 증폭기의 S-파라미터 시뮬레이션 결과 및 측정값이다. 4.4~5.0 GHz 대역에서 S11S22는 −10 dB 이하로 측정되었으며, S21은 23 dB 이상으로 측정되었다. 그림 5는 시뮬레이션 및 측정된 잡음지수이며 4.4~5.0 GHz 대역에서 0.9 dB 이하의 측정된 잡음지수를 보인다. 그림 6은 4.7 GHz에서 시뮬레이션된 입력 P1dB를 나타낸다. 시뮬레이션 입력 P1dB는 −19.8 dBm이다. 표 1은 저잡음 증폭기의 성능을 요약한 결과와 비슷한 대역의 0.5-μm GaAspHEMT 저잡음 증폭기와의 비교를 나타내었다.

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그림 3. | Fig. 3. 제작된 저잡음 증폭기의 현미경 사진 | Photomicrograph of low noise amplifier.
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그림 4. | Fig. 4. 이득 및 매칭 시뮬레이션 & 측정 결과 | Gain simulation & measurement results.
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그림 5. | Fig. 5. 잡음지수 시뮬레이션 & 측정 결과 | Noise figure simulation & measurement results.
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그림 6. | Fig. 6. 4.7 GHz 입력 P1dB 시뮬레이션 결과 | Input P1dB simulation results at 4.7 GHz.
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표 1. | Table 1. 저잡음 증폭기 성능 요약 및 비교 | LNA performance comparison with previous works.
Ref. [4] Ref. [5] Ref. [6] This work
Frequency (GHz) 3.5 2.5~5.0 1~4 4.4~5.0
Gain (dB) 16.7 17 23 24
Noise figure (dB) 1.8 2.4 2.3 <0.9
S11 (dB) <−10 <−10 <−10 <−10
S22 (dB) <−10 <−10 <−10 <−10
IP1dB (dBm) −10 −13.7 - −19.8*
Pdc (mW) 11.4 16.5 250 48
Tech. 0.5-μm
GaAs
0.5-μm
GaAs
0.5-μm
GaAs
0.5-μm
GaAs

* Simulation

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Ⅳ. 결 론

본 논문에서 임피던스 불일치를 줄이기 위한 트랜지스터 최적화를 이용하여 저잡음 증폭기를 설계하였다. 제안된 저잡음 증폭기는 GaAs 0.5-μm 공정을 이용하여 설계 및 제작되었으며 트랜지스터 최적화를 통해 4.4~5.0 GHz 대역에서 23 dB 이상의 이득 및 0.9 dB 이하의 낮은 잡음지수를 달성한다.

Acknowledgements

이 성과는 정부(과학기술정보통신부)의 재원으로 한국연구재단의 지원을 받아 수행된 연구임(No. NRF-2021R1A4A1032580).

References

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[2].

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Notes

손 정 택 [충남대학교/석 박사통합과정]

jkiees-34-12-879-i1

  • https://orcid.org/0000-0003-4794-5813

  • 2021년 2월: 충남대학교 전자공학과 (공학사)

  • 2021년 3월~현재: 충남대학교 전자공학과 석 박사통합과정

  • [주 관심분야] mm-Wave 회로 설계, 능동 위상 배열 시스템 등

임 정 택 [충남대학교/박사과정]

jkiees-34-12-879-i2

  • https://orcid.org/0000-0002-2698-6942

  • 2016년 2월: 충남대학교 전자공학과 (공학사)

  • 2018년 2월: 충남대학교 전자공학과 (공학석사)

  • 2018년 3월~현재: 충남대학교 전자공학과 박사과정

  • [주 관심분야] mm-Wave 회로 설계, 능동 위상 배열 시스템 등

이 재 은 [충남대학교/박사과정]

jkiees-34-12-879-i3

  • https://orcid.org/0000-0001-6616-6503

  • 2018년 2월: 충남대학교 전자공학과 (공학사)

  • 2018년 2월: 충남대학교 전자공학과 (공학석사)

  • 2018년 3월~현재: 충남대학교 전자공학과 박사과정

  • [주 관심분야] 위상 배열 시스템, RF/mmWave 집적 회로 및 시스템

송 재 혁 [충남대학교/박사과정]

jkiees-34-12-879-i4

  • https://orcid.org/0000-0003-3736-2753

  • 2016년 2월: 충남대학교 전자공학과 (공학사)

  • 2022년 2월: 충남대학교 전자공학과 (공학석사)

  • 2022년 3월~현재: 충남대학교 전자공학과 박사과정

  • [주 관심분야] mm-Wave 회로 설계, 능동 위상 배열 시스템 등

김 준 형 [충남대학교/석 박사통합과정]

jkiees-34-12-879-i5

  • https://orcid.org/0000-0002-6873-9034

  • 2022년 2월: 충남대학교 전자공학과 (공학사)

  • 2022년 3월~현재: 충남대학교 전자공학과 석 박사통합과정

  • [주 관심분야] mm-Wave 회로 설계, 능동 위상 배열 시스템 등

백 민 석 [충남대학교/석 박사통합과정]

jkiees-34-12-879-i6

  • https://orcid.org/0000-0002-3651-4498

  • 2022년 2월: 충남대학교 전자공학과 (공학사)

  • 2022년 9월~현재: 충남대학교 전자공학과 석 박사통합과정

  • [주 관심분야] mm-Wave 회로 설계, 능동 위상 배열 시스템 등

이 은 규 [알에프피아/연구원]

jkiees-34-12-879-i7

  • https://orcid.org/0000-0002-3835-2226

  • 22004년 2월: 충남대학교 전자공학과 (공학사)

  • 2006년 2월: 포항공과대학교 전자공학과(공학석사)

  • 2009년 2월: 삼성전자 연구원

  • 2017년 2월: 충남대학교 전자공학과 (공학박사)

  • 2018년 3월~현재: 알에프피아 연구원

  • [주 관심분야] 근거리 레이다 및 위상배열 응용을 위한 MMIC 및 시스템 등

김 철 영 [충남대학교/교수]

jkiees-34-12-879-i8

  • https://orcid.org/0000-0002-5532-7399

  • 2002년 2월: 충남대학교 전자공학과 (공학 사)

  • 2004년 2월: 한국과학기술원 전자공학과(공학석사)

  • 2008년 2월: 한국과학기술원 전자공학과(공학박사)

  • 2011년 2월: University of California, San Diego(UCSD) 전기 및 컴퓨터공학과 (Post-Doctorate)

  • 2011년 3월~현재: 충남대학교 전자공학과 교수

  • [주 관심분야] 근거리 레이다 및 위상배열 응용을 위한 MMIC 및 시스템 등


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