차세대 위성통신용 차동구조 기반의 4채널 Ka 대역 RF 빔포밍 송신 칩셋

Ⅰ. 서 론

최근 고속 데이터 전송, 고해상도 이미지 및 우주 탐색 등에 대한 응용 기술의 요구가 증가하고 있다. 저궤도 군집 위성 운용을 위해 차세대 통신에 활용할 수 있는 핵심 반도체 회로/시스템 기술이 필요하며 특히, 고주파/고성능/고집적 위상 배열 빔포밍 기술의 중요성이 증가하고 있다.

현재 빔포밍 기술 발전 동향은 핵심기술을 포함한 칩셋의 개발뿐만 아니라 시스템의 집적도/성능/다양한 기능 등이 함께 고려되고 있다^[1]. 따라서, 반도체 칩셋과 패키지 간의 상호 연결이 중요해지고 있으며 와이어 본딩을 포함한 외부의 기생 성분에 의한 변화를 최소화하는 기술이 매우 필요하다. 특히, 밀리미터 주파수 대역에서는 기생 성분에 의해 변화하는 접지 및 전원 조건에 따라서 전체 시스템의 성능이 매우 민감하게 변화하게 된다^[2]. 따라서, 이를 최소화하기 위한 차동 구조 기반의 회로/시스템은 가상 접지를 제공하여 외부의 기생 성분에 의한 영향을 최소화할 수 있다. 본 논문에서는 차동 구조 기반의 Ka 대역 4채널 송신 반도체 칩셋을 위한 새로운 회로설계 기법을 제안한다.

Ⅱ. 4채널 Ka 대역 송신기 설계

그림 1은 Ka 대역 차동 구조 기반의 4채널 송신 칩에 대한 블록도이다. 제안하는 4채널 송신 모듈은 동일 전력 분배를 위한 완전 차동 구조 기반의 4-way Wilkinson 전력 분배기와 4개의 송신 채널로 구성된다. 각 채널은 빔 형성과 빔 조향 기능을 지원하기 위한 가변 감쇠기, 위상천이기와 수동소자로부터 발생하는 주파수 특성에 따른 삽입 손실을 보상하기 위한 equalization 특성을 가진 손실 보상 증폭기 및 대 신호 출력을 위한 구동 증폭기와 전력 증폭기로 구성되어 있다. 또한, 제안하는 빔포밍 송신 칩셋은 시스템에 공급되는 전원의 안정도를 높이기 위해 LDO(low drop output) 및 BGR(band-gap reference)도 함께 집적되었으며 진폭/위상/증폭기의 이득을 제어하기 위한 SPI(serial peripheral interface) 제어 회로를 적용하였다. Digital 제어 회로를 제외한 모든 내부 회로는 외부에 영향을 최소화하기 위해 차동 구조 기반으로 설계되었으며 제안하는 4채널 송신 칩의 입/출력은 발룬을 통하여 단일 종단 입/출력을 제공하도록 하였다.

그림 1. | Fig. 1. Ka 대역 4채널 RF 빔포밍 칩셋 | Block diagram of 4-channel RF beamforming chipset.

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그림 2는 Ka 대역 4채널 RF 빔포밍 칩셋에 적용된 가변 감쇠기와 광대역 위상 천이기의 회로도이다. 그림 2(a)는 제안하는 시스템에 적용된 광대역 위상 천이기의 회로도이며 22.5°, 5.6°, 45°, 2.8°, 5.6°, 180°, 5.6°, 90° 회로가 차례로 나타내어지고 있다. 장치는 정밀한 빔 조향을 위해 2.8° 간격을 기준으로 최대 약 360°를 제어할 수 있도록 설계되었고, 대역폭/삽입 손실/칩 크기를 고려하여 작은 위상변화를 갖는 회로는 simplified T-type 위상 천이기 구조를 적용하였다. 큰 위상변화를 갖는 회로는 차동 구조 기반의 bridge T-type 위상 천이기 구조를 적용하였다. 빔 형성을 위한 진폭 조절 범위는 그림 2(b)와 같이 디지털 가변 감쇠기 구조를 적용하였으며 전체 31.75 dB로, 0.25 dB 단계로 제어할 수 있도록 설계되었다. 제안하는 가변 감쇠기는 삽입 손실을 줄이고 칩 크기를 최소화하기 위해 작은 진폭 변화(0.25, 0.5, 1.0, 2.0 dB)에는 simplified T-type 감쇠기 구조와 큰 진폭 변화에는 차동 구조 기반의 T-type 감쇠기 구조를 적용하였으며 진폭 제어시에 발생하는 위상변화를 최소화하기 위해 C_pcc 캐패시터를 활용한 위상 보상 기법을 적용하였다^[3]. 위상 천이기와 가변 감쇠기는 목표 주파수 대역 내에서 안정적인 신호 전달이 가능하도록 임피던스 정합 인덕터(L_m)를 적용하여 설계하였고 채널별로 동일한 전력 분배를 위해 차동 가상 캐패시턴스를 활용한 4-way Wilkinson 전력 분배기를 적용하여 칩 크기와 삽입 손실을 줄이도록 하였다.

그림 2. | Fig. 2. 차동 구조 기반 광대역 위상 천이기와 디지털 가변 감쇠기의 회로도 | Differential structure-based wideband phase shifter and digital variable attenuator.

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수동소자의 삽입 손실 및 주파수에 따른 손실 특성을 보상하기 위해 2개의 3단 cascade 기반의 손실 보상 증폭기를 적용하였다. 구동 증폭기 및 전력 증폭기는 대 신호 출력을 제공하기 위해 neutralization 기법을 적용하여 이득을 높이고 common-source 구조를 적용하여 대출력 신호를 제공하도록 하였다. 모든 수동소자 및 상호 연결은 EM(electromagnetic simulator)를 사용하여 최적화되도록 하였다.

Ⅲ. 측정 결과

제안하는 차동구조 기반의 4채널 빔포밍 칩셋은 65 nm CMOS 공정(LP)을 사용하여 설계되었으며 칩 면적은 12.6 mm²다. 빔포밍 칩셋은 1.2 V의 공급 전압에서 각 채널은 230 mA의 전류를 소모한다(그림 3).

그림 3. | Fig. 3. 차세대 위성통신용 4채널 RF 빔포밍 칩셋 사진 | Microphotograph of proposed RF beamforming chipset.

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그림 4은 각각의 채널의 입/출력 반사 계수를 보여주며 입력은 27.0~32.0 GHz 내에서 10 dB 이상의 양호한 성능을 보이고 출력 반사 계수는 전력매칭으로 인하여 약 5.0 dB의 성능을 보인다.

그림 4. | Fig. 4. 칩셋의 입력 및 출력 반사 계수 특성 | Input and output reflection coefficient characteristics of the chipset.

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이득은 그림 5에서 보여주고 있으며 각 채널의 이득은 동일 주파수 대역 내에서 25.0~26.5 dB로 매우 평탄한 이득 특성을 보인다. 다만, 같은 전원에서 각 채널에서 소모하는 전류 차이로 인하여 이득의 차이가 발생하나 내부의 BGR 제어를 통하여 같은 성능을 보이도록 제어할 수 있다. 출력 1-dB 압축점은 27~31 GHz에서 12 dBm으로 우수한 성능을 보인다.

그림 5. | Fig. 5. 칩셋의 이득 및 출력 전력 특성 | Gain and output power characteristics of the chipset.

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그림 6(a)는 빔 형성을 위한 전체 감쇠 상태의 감쇠 특성을 보여주며 0.25 dB(LSB)와 함께 최대 감쇠는 31.75 dB이다. 채널 간의 특성 비교를 위하여 진폭 RMS 진폭 오차의 값은 원하는 동작 주파수 대역 내에서 0.4 dB 이하의 특성을 보인다. 전체 위상천이 상태는 그림 7(a)에서 보여주고 있으며, 최소 위상 천이는 2.8°이며 최대 위상 천이 특성은 약 360°이다. 11.25° 특성에서 원하는 위상 성능보다 약 5° 정도의 위상이 더 발생하는 것으로 측정이 되었으나 제안하는 4채널 빔포밍 칩셋은 별도의 조정 비트를 제공하여 해당 위상 성능의 보상이 가능하다. 그림 7(b)는 채널 별 RMS 위상 오차를 보여주고 있으며 원하는 주파수 대역 내에서 4.5°보다 우수한 성능을 보인다.

그림 6. | Fig. 6. 칩셋의 모든 감쇠 상태 및 RMS 진폭 오차 | All attenuation states and RMS amplitude error of the chipset.

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그림 7. | Fig. 7. 칩셋의 모든 위상 상태 및 RMS 위상 오차 | All phase states and RMS phase error of the chipset.

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Ⅳ. 선행연구와의 비교 및 결론

표 1은 선행연구와 본 논문에서 제안하는 칩셋을 비교한 것이다. 본 논문에서는 높은 동작 주파수인 27.5 GHz 부터 31 GHz 대역에서 동작하는 차세대 위성통신용 밀리미터 주파수 대역 위상 배열 안테나 시스템을 위한 차동구조 기반의 4채널 RF 빔포밍 송신 칩셋을 제안하였다. 제안하는 칩셋의 위상 천이 정도와 단계는 360°, 2.8°로 설계하였고 최대 감쇠 정도와 단계는 31.75 dB, 0.25 dB로 우수한 것을 확인할 수 있다. 또한 RMS 진폭 오류와 RMS 위상 오차 역시 각각 0.4 dB, 4.5°로 타 연구들과 유사하거나 우수한 모습을 확인할 수 있다.

본 연구에서 제안하는 칩셋은 반도체 칩셋과 패키지와의 상호 연결을 고려하여 회로의 전원 및 접지 조건에 의한 채널 간 격리도, 위상 및 진폭 오차 증가 현상을 완화하기 위해 차동 구조 기반의 설계를 제안하였다. 또한, 수동소자로부터 발생하는 주파수 전달 특성 성능 저하와 삽입 손실을 보상 증폭기를 통하여 보상하여 동작 주파수 대역에서 평탄한 주파수 특성을 달성하였다. 결과적으로 제안하는 칩셋은 추후 저궤도 위성을 포함한 다양한 위상 배열 안테나 시스템에 적용될 수 있을 것으로 기대된다.