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Ⅰ. 서 론
현대 전자 공학의 발달로 통신 및 레이다 장비가 다양한 주파수 범위에서 광대역화되어가고 있으며, 이에 대응할 수 있는 전자전장비의 필요성이 증가하고 있다. 광대역 전자전장비에서 요구되는 주파수 범위는 C~K대역으로 통신(레이다 포함) 주파수 대역으로 표현하면 UHF~Ka대역이며, 특정 중심 주파수의 일부 대역폭만을 사용하는 통신 장비에 비해서 전자전 장비는 C~K대역 전체에서 운용할 수 있어야 한다. 대역폭의 경우 통신에서 정의하는 초광대역(ultra-wideband, UWB)이 500~1,000 MHz인데 비해서 광대역 전자전장비에서는 순시대역폭 기준으로 500 MHz 이상이며, 최신장비는 2,000 MHz 이상이 요구되고 있다. 이러한 이유는 불특정 다수의 통신(또는 레이다)장비에 대응하기 위함이며, 광대역 구현은 전자전장비 개발에 큰 제약 사양이다[1],[2].
광대역 전자전장비에서 주파수 합성기는 재밍신호, 국부(local oscillator, LO)신호, 점검 및 보정신호 등의 용도로 송신기와 수신기 모두에서 핵심 구성품이다. 광대역 주파수 합성기는 합성 방식에 따라 PLL(phase locked loop)을 이용한 간접 합성, 체배기를 이용한 직접 합성(direct synthesis, DS), 직접 디지털 합성(DDS) 등의 종류가 있으며, 구조의 복잡성, 위상잡음, 소모전력, 크기, 동조 속도 등을 고려하여 합성 방식을 결정하고 설계한다. PLL과 VCO(voltage controlled osxilator)를 이용한 간접 합성 방식은 회로가 간단하고 경제적인 장점이 있으나, 위상잡음 특성이 나쁘고 느린 동조 속도 등의 단점이 있다. DS방식은 우수한 위상잡음과 주파수 해상도 및 빠른 동조 속도 등의 장점이 있으나, 일반적으로 크기가 크고 가격이 비싸며, 불요신호가 발생하는 단점이 있다. DDS방식은 작은 크기 및 낮은 소모전력, 정밀한 주파수 해상도와 빠른 동조 속도 등의 장점이 있으나, 광대역 불요신호 특성이 나쁘고 낮은 주파수에서 구현이 가능했다[3]~[7].
본 논문은 C~G대역에서 신호를 발생시키는 광대역 DDS를 소형화 설계하여, C~G대역의 주파수 합성기와 체배기를 추가 적용한 H~K대역 주파수 합성기를 설계 및 구현하여 성능을 확인하였다.
Ⅱ. 주파수 합성기 설계
C~K대역의 주파수 합성기를 구현하기 위해, DDS부와 RF부로 나누어서 설계를 하였다. DDS부는 주파수 C대역~6 GHz까지의 신호를 생성하는 역할을 하며, −15 dBm 이상의 신호를 생성 할 수 있도록 설계하였다. 불요신호 및 고조파 신호 필터링, 신호 증폭, 신호세기 조절, 펄스신호 생성, 주파수 체배, clock 생성 등의 기능은 RF부에서 구현 하도록 설계하였다.
기존의 DDS는 DAC와 FPGA(filed programmable gate array)를 사용하여 3 GHz 이하의 DDS를 구현하고, 낮은 주파수를 상향변환하기 위해 mixer와 multiplier를 사용한다[8]. 그림 1은 mixer와 multiplier를 이용한 기존의 광대역 DDS부 개념도이다.
Mixer를 사용한 구조는 별도의 가변 국부신호가 필요하여 구조가 복잡해지며, 비선형 소자인 mixer로 인해 불요신호와 고조파 신호가 높게 발생된다. Multiplier를 사용한 구조는 mixer를 사용한 구조에 비해 단순하지만, 요구되는 주파수 범위에 따라 다수의 multiplier가 필요하다. 또한, mixer와 마찬가지로 비선형 소자이기 때문에 불요신호와 고조파 신호가 높게 발생하며, 위상잡음 및 주파수 해상도가 사용하는 multiplier의 정수배에 비례하여 열화된다.
본 논문에서 제안한 광대역 DDS부는 수 Gsps(giga sample per second)의 높은 샘플링 속도를 지원하는 DAC를 사용하여 높은 주파수를 구현하였고, 그림 2와 같이 mixer나 multiplier가 없기 때문에 필터의 수량도 최소화될 수 있으며, 해상도나 불요신호의 추가 열화 없이 소형 DDS 구현이 가능하다.
샘플링 주파수(Fs1)는 DAC의 특성을 고려하여, 불요신호의 억압과 출력신호세기를 고려하여 설계해야 한다. 본 논문에서 이용한 고속 DAC 소자는 6 Gsps 속도의 샘플링 속도를 지원하여, 그림 3(a)와 같이 신호생성이 가능하다[9].
또한, 2×NRZ 모드를 사용하면 내부의 quad-switch와 interpolation filter를 이용하여, 기존의 6 Gsps 속도에서 12 Gsps 수준의 속도로 업 샘플링 효과를 구현할 수 있다. 해당 모드를 통해서 그림 3(b)와 같이 주파수 6 GHz까지 first Nyquist zone과 같은 효과를 구현할 수 있으며, Fs2/2 이후의 신호세기 roll-off 현상과 이미지 신호발생을 피할 수 있다.
그림 3(b)와 같이 주파수 6 GHz까지 first Nyquist zone과 같이 사용 가능하여도 Fs2/2에는 신호가 발생하며, 해당 주파수를 기준으로 반사되는 이미지 신호도 발생한다. 이를 제거하기 위해 6 GHz 인접 주파수 영역은 그림 3(c)와 같이 Fs3로 하향하여, 부분적으로 second Nyquist zone을 사용하였다.
6 GHz 이상의 신호생성은 RF부에서 multiplier를 사용하여 체배 구조로 주파수 상향변환 설계하였기 때문에 체배 수를 고려하여 주파수 플랜을 설계하였으며, 샘플링 주파수와 체배 수가 포함된 주파수 합성기의 최종 주파수 플랜은 표 1과 같다.
주파수 상향변환 없이 직접 출력하는 C~G대역과 다르게 multiplier를 사용할 예정인 H~K대역은 체배 수에 따라 위상잡음과 불요신호가 열화된다. 이상적으로 열화된다고 가정하면 주파수 2체배에 6 dB 열화되며, 8 체배의 경우 18 dB까지 열화가 예상되며 실제로는 1~2 dB가량 추가 열화가 발생할 것으로 예상된다. 이를 개선하기 위해 주파수 상향변환 전 단계인 DDS부에서 최대한 위상잡음과 불요신호를 개선할 필요가 있다.
DDS의 위상잡음은 DAC 입력 클락에 의존적이며, 본 논문에서는 입력 클락으로 PLL을 적용하여 구현하였다. PLL의 위상잡음은 구조적으로 3단계로 구분된다. 주파수 offset 기준으로 신호원에서부터 input reference 잡음, phase detector and charge pump 잡음, VCO 잡음 순서로 위상잡음에 영향을 미친다. PLL 내부회로에 의한 phase detector and charge pump 잡음과 VCO 잡음은 개선이 어렵기 때문에 input reference 잡음을 개선하는 방법이 효과적이다. 표 2는 PLL EVM(evaluation module) 위상잡음 실측 결과와 DAC 위상잡음 실측 결과를 바탕으로 multiplier에 의한 열화를 고려한 위상잡음 분석 결과이다.
본 논문에서는 input reference 잡음에 해당하는 위상잡음을 개선하기 위해 PLL EVM에서 사용한 TCXO보다 낮은 위상잡음 성능을 보유한 제품을 설계에 적용하였고, PLL 및 체배별 위상잡음 측정결과를 Ⅲ장에 기술하였다.
높은 성능을 보유한 DAC소자의 출력 단자는 일반적으로 differential 선로로 구성되어 있고, differential 선로를 single-ended 선로로 변환하기 위해서는 광대역 balun을 사용해야 한다. DDS부에서 발생하는 신호는 최종적으로 광대역 balun의 영향을 많이 받게 되며, 광대역 balun의 전기적 특성은 크게 삽입손실과 phase unbalance로 나눌 수 있다. 삽입손실은 출력 신호세기에 직접 연관되며, phase unbalance는 위상 불일치로 인한 불요신호 발생과 연관 있다.
본 논문에서는 출력 신호세기는 RF부에서 보정이 가능하기 때문에 phase unbalance 특성이 좋은 광대역 balun을 선정하여 설계하였다. 표 3은 설계에 선택 가능한 광대역 balun 특성이며, DDS부 설계에 각각의 부품을 반영하여 제작하였다. 다만, Marki사 BAL-0009의 경우 데이터 시트 특성보다 실제 phase unbalance 특성이 최대값 기준으로 두 배가량 성능이 좋았고, 각각의 광대역 balun이 적용된 DDS부의 측정결과는 Ⅲ장에 기술하였다.
| Parameter | [Mini-Circuit] TCM1−83X+[10] | [Mini-Circuit] TCM2−63WX+[11] | [Marki] BAL-0009[12] |
|---|---|---|---|
| Frequency [MHz] | 10~8,000 | 30~6,000 | 0.5~9,000 |
| Insertion loss [dB] | 1.3~3.0 | 0.9~3.9 | 4.5~6.5 |
| Phase unbalance [deg] | 8 (Max. 13) | 5 (Max. 10) | 5 (Max. 12) |
C~G대역의 RF부는 신호 증폭을 포함하여 신호세기 조절 및 필터링을 수행하는 역할을 하며, RF부 개념도는 그림 4와 같다. 광대역 balun 이후의 RF부는 불요신호와 고조파 신호 억압을 위한 필터뱅크를 설계하였고, 출력신호의 보완을 위해 증폭기 및 디지털 가변 감쇄기를 이용하여 보정할 수 있도록 설계하였다. 펄스 신호 생성은 DAC 내부 생성으로도 가능하지만, 제어의 단순화를 위해 RF부 경로에 SPDT(single pole double through) 스위치를 통해 스위칭 타이밍을 이용한 펄스폭 및 주기의 제어가 가능하도록 하였다.
H~K대역의 RF부는 multiplier를 사용하여 주파수 상향변환을 하는 부분을 제외하고는 C~G대역 RF부와 동일한 역할을 수행하며, H~K대역 RF부 개념도는 그림 5와 같다.
주파수 상향변환은 2체배 가능한 multiplier를 세 번에 걸쳐 사용하여 최종적으로 8체배까지 주파수 상향변환한다. 비선형 소자인 multiplier는 필연적으로 고조파 신호가 다수 발생하게 되며, 발생되는 고조파 신호와 불요신호를 억압하기 위해 3~4개의 통과대역으로 구성된 필터뱅크를 4번 적용하여 설계하였다.
Ⅲ. 제작 및 측정결과
DDS부는 Rogers사의 RO4350기판과 RO4450기판을 혼합한 적층구조로 그림 6과 같이 제작하였고, PLL은 차폐가 중요하기 때문에 RF부에 배치하여 차폐가 될 수 있도록 하였다. PLL의 위상잡음 개선을 통해 표 2의 PLL EVM보다 약 10 dB 낮은 위상잡음을 그림 7에서 확인할 수 있었고, 최종 주파수 합성기의 위상잡음도 개선될 것으로 예상되었다.
광대역 balun에 따른 DDS부의 출력신호세기와 불요신호 측정결과는 그림 8과 같다. 적용된 balun에 따라 출력신호세기와 불요신호의 크기가 다르게 측정되었으며, 이는 balun의 삽입손실과 phase unbalance에 차이가 있기 때문이다. Marki사의 BAL-0009의 경우 삽입손실이 다른 balun보다 크지만, phase unbalance 특성은 두 배가량 좋은 특성을 보이기 때문에 불요신호 측정결과가 개선되었다.
그 외 DDS부의 출력 주파수 해상도는 샘플링 주파수 6 GHz에서 20 bit 제어 기준으로 약 5.72 kHz이며, 48 bit 까지 제어 bit 수의 증가가 가능해 더욱 세밀한 주파수 조절도 가능하다. 20 bit 제어 기준 출력 주파수 해상도 결과는 그림 9와 같다. 주파수 동조 속도는 제어 신호 클락 100 MHz 기준으로 20 bit 제어할 경우, 약 200 ns로 분석되었으며, 제어 bit 수의 조절과 제어 신호 클락에 따라 동조 속도도 변경된다. 제작된 DDS부는 기존 DDS의 장점을 모두 보유한 상태에서 단점이었던, 낮은 주파수 범위와 높은 불요신호의 개선을 확인하였다.
제작된 C~G대역 RF부의 PCB는 12 mil 두께의 Rogers사 RO4003C기판을 사용하여 그림 10과 같이 제작하였고, C~G대역 주파수 합성기의 전체 크기는 DDS부를 합쳐서 약 233×160 ×20 mm이다.
C~G대역 주파수 합성기의 측정결과 그림 11과 같다. 출력신호 세기는 ±1.7 dB 이내를 확인하였으며, 불요신호는 −55 dBc 이하, 고조파 신호는 −40 dBc 이하의 성능을 확인하였다. 또한, C~G대역 위상잡음 측정결과는 그림 12와 같다. 위상잡음은 −95 dBc/Hz(@ 1 kHz), −100 dBc/Hz (@ 10 kHz), −110 dBc/Hz(@ 100 kHz) 이하였으며, 표 2에서 PLL EVM을 이용한 DAC의 위상잡음보다 약 7.5 dB 개선을 확인하였다.
제작된 H~K대역 RF부의 PCB는 K대역을 제외하고 12 mil 두께의 Rogers사 RO4003C기판을 사용하여 제작하였고, K대역은 동일한 기판의 8 mil 두께로 그림 13과 같이 제작하였다. H~K대역 주파수 합성기의 전체 크기는 DDS부를 합쳐서 약 233×160×25 mm이다.
H~K대역 주파수 합성기의 측정결과 그림 14와 같다. 출력신호 세기는 ±2.0 dB 이내를 확인하였으며, 불요신호는 −35 dBc 이하, 고조파 신호는 −25 dBc 이하의 성능을 확인하였다. 또한, H~K대역 위상잡음 측정결과는 그림 15와 같으며, −80 dBc/Hz(@ 1 kHz), −90 dBc/Hz(@ 10 kHz), −95 dBc/Hz(@ 100 kHz) 이하를 확인하였다.
DDS를 사용하여 제작된 C~G대역 주파수 합성기와 H~K대역 주파수 합성기의 최종 측정결과는 표 4와 같다.
Ⅳ. 결 론
본 논문은 DDS를 이용한 설계를 통해, 소형의 초광대역 주파수 합성기를 제작하고 성능을 확인하였다. 기존 DDS 방식의 단점을 극복하기 위해 높은 샘플링 속도를 지원하는 DAC적용과 샘플링 주파수 가변을 가능한 주파수 플랜을 설계하여, DDS에서 발생가능한 불요신호를 최소화하였다. 또한, 주파수 플랜을 고려한 필터뱅크의 설계와 balun 및 PLL회로의 개선을 통해서 체배가 되어도 낮은 불요신호와 위상잡음을 구현할 수 있었다. 이를 통해 C~G대역까지는 mixer와 multiplier 포함하지 않은 주파수 합성기를 구현하였고, H~K대역은 최소한의 multiplier만을 사용한 소형 주파수 합성기를 구현하였다.
본 논문에서 제안한 초광대역 주파수 합성기는 전자전, 통신, 레이다 등의 다양한 시스템에서 활용될 수 있을 것으로 사료된다.
