65-nm CMOS 공정을 이용한 V-Band 차동 저잡음 증폭기 설계

Ⅰ. 서 론

무선 데이터 트래픽의 폭발적인 증가와 고속 무선 데이터 통신의 필요성이 대두됨에 따라 밀리미터파 대역을 이용한 무선 통신 시스템에 대한 연구가 활발히 진행되고 있다^[1],^[2]. 그 중 57～66 GHz 대역은 국내에서 비 허가 주파수 대역으로 지정되어 주로 고속 데이터 통신에 사용한다.

데이터 통신용 수신기는 높은 변환 이득, 넓은 대역폭, 낮은 잡음지수와 높은 선형성이 요구된다. 따라서 수신기 가장 앞 단에 오는 능동회로인 저잡음 증폭기는 수신기 전체의 잡음지수를 낮추기 위해 높은 이득과 낮은 잡음지수를 갖도록 설계해야 한다. 또한 선형성을 개선하기 위하여 수동 하향변환 믹서를 사용하는 경우, 20 dB 이상의 이득을 가지는 고이득 저잡음 증폭기를 사용하여야 수신기가 충분히 높은 변환 이득과 낮은 잡음 지수를 가질 수 있다.

본 논문에서는 65-nm CMOS 공정으로 고속 무선 데이터 통신을 위한 V-band 저잡음 증폭기를 설계하였다. Ⅱ장에서는 회로의 설계 내용을 설명하고, Ⅲ장에서는 측정 결과와 시뮬레이션 결과를 보이며, 마지막으로 Ⅳ장에서 결론을 제시한다.

그림 1. | Fig. 1. 저잡음 증폭기의 회로도와 삼성 65-nm CMOS 공정의 금속 층 정보 | Schematic of the LNA and metal layer information of Samsung 65-nm CMOS process.

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Ⅱ. 회로 설계

설계한 저잡음 증폭기는 3단 공통소스 차동 증폭기 구조이다. 차동 저잡음 증폭기는 단일 종단 저잡음 증폭기 에 비해 동일 이득 조건에서 전력 소모는 크고 잡음지수는 높은 단점이 있으나, 밀리미터파 대에서는 접지경로에 대해 둔감하고, 정합을 용이하게 할 수 있는 장점이 있다. 아울러 낮은 주파수에서는 공통소스구조가 캐스코드 구조에 비해 이득이 적고 대역폭이 좁지만, 60 GHz 대에서는 공통 소스 구조가 가용 이득과 잡음 특성이 우수하여 저잡음 증폭기에 사용하기에 적합하다. 하지만 MOSFET의 총 게이트 너비가 작을 경우, 충분한 g_m과 이득을 얻을 수 없다. 또한 총 게이트 너비가 커지면 게이트의 기생 커패시턴스 성분이 증가함에 따라 최소잡음지수가 높아진다. 본 논문에서는 일반적으로 저잡음 증폭기 설계에서 널리 사용하는 게이트 단위 너비 당 약 150 μA/μm의 전류밀도를 기준으로 전체 전력 소모를 고려하여 단일 FET의 폭을 30 μm로 결정하였다. 단일 가지의 너비는 그림 2와 같이 동일한 총 너비 30 μm 소자에 대해 다양한 단일 가지 너비를 조절하여 최소 잡음 지수를 보이는 1 μm로 결정하였다.

그림 2. | Fig. 2. 총 게이트 너비 30 μm인 FET의 게이트 단일 가지 너비에 따른 최소잡음지수 | Minimum noise figure of single common source FET with 30 μm gate width due to unit gate finger width.

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공통 소스 증폭기는 안정도가 떨어지기 때문에 고이득과 안정도를 동시에 달성하기가 어렵다. 따라서 본 논문에서는 20 dB 이상의 이득을 달성하기 위해 각 단에 커패시턴스 중화(Neutralization) 기법을 사용하였다^[3]. 커패시턴스 중화는 추가적인 전력소모 없이 증폭기의 이득과 안정성을 향상시킨다. 하지만 중화 커패시터가 MOSFET 차동쌍의 게이트-드레인 간 커패시턴스 C_gd에 비해 크거나 작을 경우, 증폭기의 이득과 안정성이 떨어지게 된다. MIM 커패시터와 MOM 커패시터는 MOS 커패시터에 비해 Q값이 높지만, MIM 커패시터는 공정상 작은 커패시턴스 값을 구현하기 어렵다. 또한 그림 3에서 알 수 있듯이, MOS 커패시터의 공정간 오차는 MOM 커패시터와는 달리, MOSFET의 C_gd의 공정간 오차와 유사한 경향을 보인다. 따라서 설계한 증폭기에서는 공정간 오차에 따른 증폭기의 성능 변화를 최소화하기 위하여 능동소자에 최대한 가깝게 레이아웃한 MOS 커패시터를 중화 커패시터로 사용하였다. MOS 커패시터의 크기는 능동 소자의 레이아웃에 의한 기생성분을 고려한 시뮬레이션을 통해 중화한 차동쌍의 최대가용이득이 최대가 되도록 정하였다. 그림 4는 최종적인 중화 차동쌍의 가용 이득과 최소 잡음 지수를 나타낸 것이다.

그림 3. | Fig. 3. 증폭기에 사용한 MOSFET의 C_gd와 10 fF MOS 커패시터와 MOM 커패시터의 공정간 오차 | Process variation of C_gd of MOSFET with 30 μm gate width and capacitance of 10 fF MOS capacitor and MOM capacitor.

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그림 4. | Fig. 4. 바이어스 조건에 따른 단일 중화 차동쌍의 최대가용이득과 최소잡음지수 | Maximum available gain and minimum noise figure of a neutralized differential pair according to bias condition.

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칩의 면적을 최소화하고, 공급 전압 및 바이어스 전압 공급을 간단히 하기 위하여 증폭기의 입력, 출력, 그리고 단 간의 임피던스 매칭을 트랜스포머를 사용하여 구현하였다. 입력 임피던스 매칭을 위한 트랜스포머는 50 Ω 전원 임피던스를 기준으로 권선비를 1:2로 하여 평행 결합구조로 설계하였다. 단 간 임피던스 정합과 출력 임피던스 정합을 위한 트랜스포머는 권선비를 1:1로 하여 수직 결합구조로 설계하였으며, 단 간 임피던스 정합을 위한 트랜스포머들은 1차 측과 2차 측이 수직으로 겹쳐지는 면적을 감소시켜 기생 커패시턴스를 줄임으로써 트랜스포머의 자기공진주파수를 높였다. 또한 각 트랜스포머의 센터 탭을 통해 능동 소자들의 바이어스 전압을 공급하였다.

차동 증폭기에서는 입력과 출력에서 단일 대 차동 변환 시, 발룬의 양 쪽으로 보이는 임피던스의 차이에 의해 차동 신호의 위상 및 진폭의 부조화가 일어나, 이득 손실이 발생하게 된다. 특히 입력 단에서의 이득 손실은 증폭기 전체의 잡음지수를 크게 악화시킨다. 설계한 저잡음 증폭기는 단일 대 차동 변환 시의 손실을 최소화하기 위하여 최종 입력 및 출력 단에 커패시턴스 C₁과 C₂를 추가하였다^[4].

Ⅲ. 측정 및 시뮬레이션 결과

설계한 저잡음 증폭기를 65-nm CMOS 공정으로 제작하였으며, Anritsu 사의 MS4647A 벡터 네트워크 분석기를 이용하여 온 칩 프로빙으로 소신호 특성을 측정하였다. 그림 6에서 알 수 있듯이, 제작한 저잡음 증폭기는 63 GHz에서 최대이득 23 dB를 가지고, 3 dB 대역폭은 6 GHz이며, 1.2 V 공급 전압에서 32 mW의 직류 전력을 소모한다. 제작된 칩의 면적은 패드를 포함하여 0.3 mm²이고, 시뮬레이션 결과로 얻은 최소 잡음지수와 출력 P1dB는 각각 5.3 dB과 −3 dBm이다.

그림 5. | Fig. 5. 저잡음 증폭기 칩의 현미경 사진 | Chip micrograph of the LNA.

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그림 6. | Fig. 6. 저잡음 증폭기의 S-parameter 측정 결과 | Measurement results of S-parameters of the LNA.

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표 1에서는 설계한 증폭기의 성능을 기존의 저잡음 증폭기들과 비교하였다. 설계한 증폭기는 기존의 증폭기들과 비교해 더 큰 이득을 보이며 적은 칩 면적을 차지한다.

Ⅳ. 결 론

본 논문에서는 65-nm CMOS 공정을 사용하여 V-band 저잡음 증폭기를 설계 및 제작하였다. 저잡음증폭기는 MOS 커패시터를 이용한 커패시턴스 중화 기법을 사용하여 3단 공통소스 차동 구조로 설계하였다. 제작한 저잡음 증폭기는 63 GHz에서 최대 전력이득 23 dB를 가지며, 6 GHz의 3 dB 대역폭을 가진다. 제작한 증폭기 칩의 크기는 패드를 포함하여 0.28 mm²이며, 32 mW의 직류 전력을 소비한다.