I. 서 론
V-대역(40~75 GHz)의 무선 통신은 고속 전송과 저지연에 대한 수요가 꾸준히 증가함에 따라 유망한 대안으로 부각되고 있다. 또한 V-대역은 5G 통신, 무선 백홀, 무선 기가비트(wigig) 기술 등에 폭넓게 활용될 수 있는 높은 잠재력을 지니고 있고[1],[2] D-대역(110~170 GHz)은 넓은 대역폭과 비교적 낮은 대기 감쇠 특성 덕분에 차세대 주파수 자원으로 주목받고 있다. 또한 D 대역 기반 고정 무선(fixed-radio) 서비스의 전망에 발맞추어, CEPT ECC에서 해당 대역의 주파수 할당을 표준화하고 있다[3]. 이러한 이유로 두 대역에서 동작하는 다양한 송수신 회로가 개발되고 있다[4]~[9].
기존의 이중 대역 증폭기 설계 사례들을 살펴보면, 일반적으로 V-대역보다 낮은 주파수 대역을 지원하는 구조들이 많이 연구되었다. 대표적으로 LC 탱크 구조를 사용한 방법, 스위치를 적용한 가변 스텁을 이용하여 정합을 수행하는 방식 등이 활용되었으며, 이를 통해 두 주파수 대역 간의 전환이 가능한 구조를 구현하였다[10]~[14].
그러나 기존의 이중 대역 증폭기 연구들은 대부분 D-대역을 다루지 않았으며, 정합단의 구현에 능동 소자를 활용하거나 복잡한 스위치 구조를 사용하는 경우가 많아 칩 면적과 소비전력 측면에서 부담이 있었다.
본 논문에서 제안하는 이중 대역 증폭기는 기존 연구들과 달리 입력 및 출력 정합단에 능동소자를 사용하지 않고, 마이크로스트립 라인(microstrop line)과 수동 소자를 이용해 직렬 공진을 구현함으로써 최적화된 정합을 달성하였다. 특히 V-대역뿐만 아니라 기존 연구에서 잘 다루어지지 않았던 D-대역을 동시에 지원한다는 점에서 차별성이 있으며, 이를 통해 D-대역에서의 적용 가능성을 높이고 소비전력 효율을 개선함과 동시에 회로의 복잡성도 낮출 수 있었다. 또한, 단일 칩 내에서 두 주파수 대역을 효율적으로 지원할 수 있도록 설계 방법과 구현 결과를 제시하고, 주파수별 성능 측정 및 분석을 통해 제안한 회로 토폴로지의 타당성을 검증하였다.
II. 증폭기 설계
그림 1은 본 논문에서 제안한 이중 대역 증폭기의 회로도를 나타낸다. 본 증폭기는 단일종단(single-ended) 구조로, 게이트 폭이 32 μm인 트랜지스터를 공통 소스(common-source) 방식으로 구성하였다.
소신호 이득(small-signal gain)을 극대화하기 위해 정합에 직렬 커패시터를 사용하여 DC 차단과 정합 기능을 동시에 수행하도록 구성하였고 정합에 마이크로스트립 라인을 사용하였다. 사용한 전송선은 TSMC 40-nm CMOS 공정의 금속 배선 구조를 기반으로 하며, 최하위 2개의 금속층(M1, M2)을 접지면(ground plane)으로 구성하고, 최상위 금속층(M10)을 신호선으로 활용하여 형성하였다. 정합에 사용하는 병렬 스텁(stub)에 직접 게이트 바이어스(bias) 전압을 공급하였다.
본 논문에서는 기준면 2에서 직렬 커패시터와 마이크로스트립 라인을 통해 1차 정합을 수행하고, 기준면 3에서는 병렬 스텁을 추가로 이용하여 2차 정합을 구현함으로써 이중 대역 특성을 확보하였다.
구체적으로는 주파수에 따라 서로 다른 정합 궤적을 갖도록 유도하여, 각 동작 주파수에서 정규화된 소스 어드미턴스가 트랜지스터 입력 어드미턴스의 공액(conjugate) 값과 일치하도록 설계하였다. 이는 스미스 차트에서 constant-g 원에 소스 어드미턴스를 위치시키는 방식으로 설명할 수 있으며, 자세한 내용은 이 절 내에서 추가로 다룬다.
그림 2는 이중 대역 정합단의 회로도이다. 기준면 1에서 회로의 정합단의 Zs가 트랜지스터의 입력 임피던스에 공액 임피더스 Zin* 가 되도록 설계하였다. 정합단은 그림 2과 같이 기준면 2에서는 직렬 커패시터(Cs)와 직렬 마이크로스트립 라인(TLs)를 이용하여 1차 정합을 수행하며, 기준면 3에서는 병렬 스텁(TLp)를 추가하여 최종적인 정합을 완료한다.
기준면 2에서 정규화된 소스 어드미턴스 ys1 = Z0/Zs를 동작 주파수(64 GHz 및 144 GHz)에서 트랜지스터의 입력 어드미턴스의 실수부 re{yin*}와 동일한 값을 가지는 constant-g 원 상으로 이동하도록 하였다.
기준면 2의 소스 임피던스 zs1 = Zs1/Z0은 직렬 커패시터와 마이크로스트립 라인을 고려하여 식 (1)과 같이 표현한다. β는 전송선의 위상 상수, ℓ은 전송선의 길이를 나타낸다.
이를 정규화한 어드미턴스 ys1 = Z0/Zs1로 변환하면 식 (2)과 같다.
식 (3)~식 (5)는 ys1를 각각의 주파수에서 re{yin*}와 동일한 값을 가지는 constant-g 원 상으로 동시에 이동시키는 조건을 지정한다.
식 (3)은 각 주파수에서의 re{ys1}가 re{yin*}와 동일한 constant-g 원 상에 위치함을 나타낸다. 식 (4) 및 식 (5)는 64 GHz에서 im{ys1}가 캐패시티브(capacitive) 영역에 존재하며, 144 GHz에서는 인덕티브(inductive) 영역에 존재함을 나타낸다. 기준면 3은 그림 2에 나타난 바와 같이 병렬 스텁(TLp)으로 구성된다. 이 병렬 스텁은 두 동작 주파수에서의 ys1을 각 주파수에 해당하는 constant-g 원 상의 yin*으로 이동시킨다. 여기서 기준면 3의 소스 임피던스 zs2 = Zs2/Z0를 정규화된 어드민턴스 ys2 = Z0/Zs2로 표현한다면 식 (6)과 같이 표현한다.
최종적으로, 임피던스 정합은 ys2가 yin의 공액 값이 되도록 설정함으로써 정합이 달성된다.
그림 3은 정합단의 스미스 차트 상의 정합 궤적을 보여준다.
그림 4는 이중 대역 출력 정합단의 블록도이다. 출력 정합은 입력 정합단과 유사하게, 직렬 공진 특성을 활용하여 이중 대역 특성을 확보하고 출력 정합단이 두 대역의 부하 임피던스(ZL)를 트랜지스터 출력 임피던스의 공액 임피던스에 동시에 일치시킨다.
그림 5는 출력 정합단의 임피던스 정합 궤적을 보여준다.
그림 6(a)는 V-대역에서의 Gmax 및 Geff 시뮬레이션 결과다. Geff은 트랜지스터의 최대 이득 Gmax에서 매칭단의 삽입 손실을 반영한 결과로 effective Gmax(input)는 입력 정합단의 손실을, effective Gmax(output)은 출력 정합단의 손실을 반영한 유효 최대 이득 값이다. 64 GHz에서의 유효 최대 이득값은 입력단과 출력단을 각각 반영하였을 때 8.79 dB, 9.54 dB로 삽입 손실은 각각 2.35 dB, 1.59 dB이다. 그림 5(b)는 D-대역에서의 Gmax 및 Geff 시뮬레이션 결과다. 144 GHz에서의 유효 최대 이득값은 입력단과 출력단을 각각 반영하였을 때 5.84 dB, 6.5 dB로 삽입 손실은 각각 1.83 dB, 1.16 dB이다.
입력 정합단의 손실이 출력 정합단보다 더 큰 이유는 설계에 사용한 트랜지스터의 입력 임피던스가 작아 삽입 손실이 상대적으로 증가했기 때문이다.
두 주파수 간격이 넓어질수록 정합을 위한 임피던스 이동 경로가 길어지게 된다. 이는 스미스 차트 상에서 정합 임피던스를 목표로 이동시키는 과정에 손실이 증가하게 된다. 이러한 임피던스 경로 증가로 인해 얻을 수 있는 장점은 넓은 대역폭이지만, 반대로 손실 증가로 인해 최대 이득은 낮아지는 설계 절충이 발생한다. 두 주파수 대역에서 동시에 낮은 손실을 구현하기 위해서는 더 높은 품질 계수(Q-factor)를 가지는 수동소자 또는 트랜지스터의 사용이 필요하다.
본 회로는 높은 주파수에서 동작하기 때문에, 레이아웃(layout) 상의 기생 성분이 회로 성능에 미치는 영향이 크다. 이에 따라 주요 정합단 및 전송선 구조에 대해 Cadence EMX를 이용한 전자기(EM) 시뮬레이션을 수행하여 설계의 정확성을 확보하였다. 매칭 네트워크는 앞서 제시한 수식과 EM 시뮬레이션 결과를 바탕으로 구성되었으며, 이를 통해 입력 및 출력 정합 네트워크의 최종 구성을 결정하였다.
III. 측정 결과
그림 7은 TSMC 40-nm CMOS 공정으로 제작된 이중 대역 증폭기의 칩 사진이다. 패드를 제외한 회로의 크기는 220×250 μm이다. 증폭기의 게이트와 드레인 바이어스 전압은 각각 0.65 V, 1.1 V이며 총 소비전력은 13.2 mW이다.
그림 8은 뮤(μ) 안정도 계수를 나타내었으며, 전 주파수 구간에서 1보다 크게 나타났다. 그림 9는 증폭기의 산란계수 측정을 위한 V-대역, D-대역 DUT 측정 셋업이다. V-대역 측정 장비는 Anritsu의 VNA 4647A, 3739B, Cascade I110-A-GSG-100으로 구성하였다. D-대역 측정 셋업은 Keysight의 PNA-X N5244B 네트워크 분석기, VDI의 VNAX WR-6.5 D-대역 주파수 확장 모듈 및 Eravant의 D-대역 감쇄기로 구성하였으며 프로브는 Infinity의 I170-T-GSG-100-BT를 사용하였다.
그림 9의 셋업을 이용한 산란계수 측정 결과를 그림 10에 시뮬레이션과 비교하였다. 증폭기의 최대 이득은 64 GHz에서 6.2 dB, 144 GHz에서 4.93 dB, 3-dB 대역폭은 64 GHz에서 12.4 GHz(60.6~73 GHz), 144 GHz에서 32.8 GHz(129.6~162.4 GHz)로 측정되었고 최대 S21의 경우 64 GHz에서 시뮬레이션보다 2.1 dB 작게, 3-dB 대역폭은 시뮬레이션 결과인 10.9 GHz보다 1.5 GHz 큰 대역폭을 보였다. 144 GHz에서 S21은 시뮬레이션보다 0.7 dB 크게, 3-dB 대역폭은 시뮬레이션 결과인 28.8 GHz보다 4 GHz 큰 결과를 보였다. 이러한 차이는 레이아웃의 모델링 과정에서 발생한 오차로 인해 정합단에서 정합 불량이 발생함으로써 비롯된 것으로 추정된다. 표 1은 최신 V-대역, D-대역 증폭기 및 이중 대역 증폭기의 성능 비교표이다.
| Reference | Tech | Topology | Freq (GHz) | Peak gain (dB) | BW3-dB (GHz) | Stage | Gain per stage (dB) | P1dB (dBm) | PDC (mW) | |
|---|---|---|---|---|---|---|---|---|---|---|
| V-band amplifier | IMS 2023 [4] | 22-nm FD-SOI | differential cs | 63 | 20.4~23.4 | 13.6 | 3 | 6.8~7.8 | −3~3.7 | 8.6~13.3 |
| IMS 2020 [5] | 28-nm CMOS | single-ended cg & cascode | 50 | 22.2 | 14.8 | 6 | 3.7 | −11.8 | 25.6 | |
| MTT 2019 [6] | 40-nm CMOS | single-ended cs | 55~65 | 19.8 | 10 | 3 | 6.6 | 2.8 | 18 | |
| D-band amplifier | RFIC 2024 [7] | 40-nm CMOS | single-ended cs | 140 | 18.4 | 16.5 | 3 | 6.1 | 1.7 | 17.1 |
| IMS 2023 [8] | 40-nm CMOS | differential cs | 115.7~139.7 | 19.7 | 24 | 5 | 4.8 | −5.1 | 17.8 | |
| TCAS I 2020 [9] | 40-nm CMOS | single-ended cs | 120 | 20.6 | 31.3 | 8 | 2.58 | −3.1 | 45 | |
| Dual-band amplifier | IMS 2019 [10] | 130-nm SiGe | single-ended cascode | 28 / 60 | 16.2 / 15 | 7 / 15 | 1 | 16.2 / 15 | 15 / 17** | 18.4 / 17.2 |
| MWCL 2019 [11] | 130-nm SiGe | single-ended cascode | 28 / 60 | 16.2 / 11.8 | 9 / 13.4 | 1 | 16.2 / 11.8 | 4.2 / 8 | 8.2 / 21 | |
| TCAS II 2024 [12] | 150-nm GaAs | single-ended cascode | 26 / 48 | 12.5 / 14.5 | 7.5 / 6 | 1 | 12.5 / 14.5 | 2.3 / −2.7 | 14 | |
| MWTL 2023 [13] | 65-nm CMOS | single-ended cs | 28 / 39 | 18.1 / 18.4 | 1.8 / 2.8 | 3 | 6.03 / 6.13 | - | 10.2 | |
| MWTL 2024 [14] | 65-nm CMOS | single-ended cs, cg, cascode | 28 / 39 | 16.6 / 15 | 7.5 / 7.5 | 3 | 5.53 / 5 | 4.5 / −1.5 | 26.4 | |
| This work | 40-nm CMOS | single-ended cs | 64 / 144 | 6.2 / 4.93 | 12.4 / 32.8 | 1 | 6.2 / 4.93 | 3.06 / 3.45* | 13.2 | |
그림 11은 본 회로의 출력 전력 특성을 분석하기 위해 cadence spectre 환경에서 수행한 입력 전력에 따른 출력 전력 시뮬레이션 결과를 나타낸 것이다. 시뮬레이션은 각각의 주파수(64 GHz, 144 GHz)에서 시뮬레이션하였고, 그 결과, 각각의 주파수에서 3.06 dBm, 3.45 dBm 의 1 dB 압축점을 확인하였다.
또한, 64 GHz 동작 시 발생할 수 있는 2차 고조파(128 GHz)가 144 GHz 대역과 근접해 있음에 따라 이로 인한 성능 저하 가능성을 검토하였다. 이를 위해 64 GHz 및 144 GHz 입력 조건에 대해 harmonic balance 시뮬레이션을 수행하였으며, 입력 전력 −20 dBm 하에서 출력 스펙트럼을 분석한 결과, 128 GHz 성분은 fundamental 대비 −49.51 dBc로 확인되었다. 이를 통해 2차 고조파 성분은 충분히 억제되어 있고, 144 GHz 대역 신호에 미치는 간섭 영향은 미미한 것으로 판단된다.
IV. 결 론
본 논문에서는 40-nm CMOS 공정을 활용하여 V-대역(64 GHz)과 D-대역(144 GHz)을 동시에 지원하는 이중 대역 증폭기를 설계하고 측정 결과를 제시하였다. 특히 별도의 능동 소자를 사용하지 않고, 직렬 공진 특성을 활용한 입력 및 출력 정합 방식을 통해 단일 칩에서 두 대역에서 모두 동작함을 확인하였으며, 64 GHz에서 최대 6.2 dB 이득과 12.4 GHz의 3-dB 대역폭을, 144 GHz에서 최대 4.93 dB 이득과 32.8 GHz의 3-dB 대역폭을 얻었다. 13.2 mW의 소비전력으로 구동이 가능하다는 점 또한 확인하였다. 본 회로는 단일 단계(1-stage) 증폭기로 구성되어 있으며, 다단 증폭기로 확장할 경우 이득 성능을 더욱 향상시킬 수 있을 것으로 기대된다.
향후 연구에서는 본 논문에서 제안된 이중 대역 설계 방법을 다른 종류의 회로 예컨대 저잡음증폭기(LNA), 전력증폭기(PA) 또는 위상배열(phased-array) 빔포머 등에 적용하여, 초고주파 대역 통신에서 요구되는 광대역/다중대역 동작 및 고성능 특성을 달성할 수 있을 것으로 기대된다. 또한 회로 정합 과정에서 발생하는 손실을 최소화 하는 방법과, 보다 넓은 대역으로 확장하기 위한 전송선로 구조 최적화 등도 후속 연구 과제로 남아 있다.
