Ⅰ. 서 론
위상배열 안테나는 기계적인 빔-조향없이 신속하게 전자적으로 빔-조향을 가능하게 하여, 과거부터 위성 통신 및 방위 시스템, 레이다 시스템에 널리 응용되어왔다. 또한 반도체 기술[1]～[5] 및 신호처리 기술의 발달로 위상배열 안테나의 진일보한 형태인 능동형 전자주사식 위상배열(AESA: Active Electronically Scanned Array)도 가능하게 되었다.
위상배열 안테나를 구성하기 위해서는 그림 1과 같은 가변감쇠기와 위상천이기로 구성된 코아-칩(core chip)이 각 안테나마다 필요하게 된다. 또한 코아-칩을 효율적으로 디지털-신호로 제어하는데 버스선의 혼잡을 피하기 위해 그림 1에 보인 것과 같은 직렬-병렬 변환기가 필요하게 된다.
그림 1의 가변감쇠기는 정교한 빔-형성을 위해서 필요하지만, 필수적인 것은 아니다. 소형화된 코아-칩을 위해서 위상천이기만 이용하여도 근사적 빔-형성은 가능하다. 반도체 공정을 통하여 구현된 코아-칩의 크기는 보통 3×3 mm2에서 5×5 mm2에 이른다. 이와 같은 크기의 코아-칩은 응용에 따라서는 큰 문제가 없을 수 있으나, 보통 안테나 소자들은 PCB를 사용하여 구현되기 때문에 칩-형태는 종종 조립에 문제를 제기한다[6],[7]. 또한 이와 같은 크기를 갖는 칩을 패키지할 경우, 크기는 더욱 커지고 배열 안테나 구현에 심각하게 제한을 주게 된다.
본 논문에서는 이러한 점을 고려하여 가능한 코아-칩의 크기를 줄이는 설계에 역점을 두었다. 이와 같이 크기를 줄일 경우 부품 간 기생-결합이 증가하게 되어, 이를 EM-시뮬레이션을 통하여 고려하였다. 이와 같이 설계된 X-대역 코아-칩은 저잡음증폭기, 4-비트 위상천이기, 직렬-병렬 컨버터(SPC: Serial to Parallel Data Converter)로 구성되며, 크기는 1.75×1.75 mm2로 지금까지 보고된 코아-칩 중 가장 소형의 크기를 갖는다. 또한 소형화하였지만, 전기적 성능은 기존에 상용화된 코아 칩과 동등 이상의 성능을 갖는 것을 확인하였다. 제작된 칩은 3×3 mm2 크기를 갖는 QFN 패키지로 패키지되었으며, 패키지된 코아-칩의 성능은 칩-자체의 성능과 거의 같음을 확인하였다.
Ⅱ. 코아-칩 설계
그림 2에는 본 논문에서 설계하려고 하는 수신부용 코아-칩 구성을 보였다. 본 논문의 코아-칩을 적용하려는 시스템에서 코아-칩의 역할은 빔을 조향하는 것이기 때문에, 정교한 빔-형성을 위해 필요한 가변감쇠기는 반드시 필요하지는 않다. 따라서 그림 2와 같이 코아-칩의 소형화를 위해 그림 1의 가변감쇠기를 제거하였다. 그리고 위상천이기는 4-bit로 구성되었다. 또한 코아-칩은 수신부 안테나 소자에 직접 연결되기 때문에 그림과 같이 저잡음증폭기를 삽입하였다. 표 1에는 설계하고자 하는 수신부 코아-칩의 주요 규격을 보였다. 이것은 상용 코아-칩 규격을 참조하여 결정된 것이다[7].
| Frequency range | 10.5~13 GHz |
|---|---|
| Gain | >10 dB |
| Noise figure | <2 dB |
| 4 bit phase shift | 22.5°, 45°, 90°, 180° |
표 1의 규격을 만족하는 코아-칩 설계를 위해 Win사의 0.25 μm GaAs pHEMT 공정을 선택하였다. 이 공정은 Enhancement/Depletion-모드(e/d-모드) pHEMT를 제공하며 또한 그림 2의 SPC 설계에 적합한 소형 Enhancement/Depletion 모드 pHEMT를 제공한다[8].
그림 3은 저잡음증폭기 회로도를 보였다. 그림 3의 pHEMT는 e-모드 pHEMT로서 Q1, Q2 게이트는 모두 2×75 μm로 선정되었다. 잡음 성능에 있어 e-모드 pHEMT가 우수하기 때문에 e-모드 pHEMT를 저잡음증폭기 설계에 이용 하였다. Win 사의 e-모드 pHEMT는 12.5 GHz에서 약 0.8 dB의 잡음지수를 가지고 있어 표 1의 규격을 만족시키는데 충분하다고 생각된다.
그림 3에서 인덕터 Ls1, Ls2는 안정화를 위한 인덕터이며, pHEMT 드레인단의 R1-Lb1-Cb1과 R2-Lb2-Cb2 역시 안정화를 위한 것이다. 정합에 사용된 인덕터 및 커패시터는 첨자 m을 사용하여 나타내었다. 설계방법은 참고문헌[9]를 참고하여 수행하였다.
설계된 저잡음증폭기의 인덕터 및 커패시터는 spiral 인덕터와 MIM 커패시터를 이용하여 대체되었고, 대체 시 연결에 사용된 전송선 효과까지 고려하여 대체되었다. 설계된 저잡음증폭기는 주파수 10.5～13 GHz에서 약 16 dB의 이득을 가지며, 이 주파수 대역에서 잡음지수는 2 dB 미만임을 확인하였다.
그림 4에는 22.5° 및 45°-위상천이기 회로를 보였다[10].
그림 4에서 스위치용 d-모드 pHEMT이다. 스위치용 d-모드 pHEMT의 게이트-길이는 0.5 μm이다. 게이트에 −2 V를 인가하면, 스위치를 off 되고, 게이트에 0 V를 인가하면 스위치는 on 된다. 그림 4에서 는 Vc의 보수(complement) 전압으로서 Vc=0 V이면 V, Vc=−2 V이면 V로 정의된다.
그림 4의 회로에서, 22.5°-위상천이기의 경우 정상상태 (Vc=0 V)일 때, 고역 여파기 형태가 되고, 반면 역-상태(Vc=−2 V)에서는 저역여파기로 동작함을 알 수 있다. 이와 같이 정의하면 45°-위상천이기의 경우도 22.5°-위상천이기의 경우와 동일하게 동작하는 것을 알 수 있다.
그림 5는 90° 및 180°-위상천이기 회로를 보였다.
그림 5에서 90°-위상천이기 회로는 45°-위상천이기 회로와 유사하다. 차이는 인덕터 L2를 분기하여 병렬로 구성한 점이다. 이와 같이 구성하는 이유는 spiral-인덕터의 크기가 적절하지 않아 그림 5와 같이 병렬로 분기하여 구성하였다. 180°-위상천이기는 전달형으로 구성되었으며, 위 경로가 연결될 경우, 저역여파기 형태로 약 −90°의 위상천이를 주고, 반면 아래 경로가 연결될 경우 +90°의 위상천이를 주게 되어 180°의 위상천이를 주도록 구성된 위상천이기이다. 이상과 같이 설계된 위상천이기의 인덕터 및 커패시터는 저잡음증폭기와 동일하게 spiral 인덕터와 MIM 커패시터로 대체되었다.
표 2에는 각 위상천이기에 사용된 스위치용 d-모드 pHEMT의 게이트 폭에 대하여 정리하였다. 또한 spiral-인덕터와 MIM-커패시터로 구현된 각 위상천이기의 손실 또한 정리하여 보였다. 표 2에서 보였듯이 위상천이기의 손실은 심각하며, 약 4.4 dB의 총 손실을 갖는 것을 알 수 있다. 따라서 저잡음증폭기의 이득이 16 dB이기 때문에 코아-칩은 약 10 dB의 이득을 가지게 된다. 그러나 잡음지수는 저잡음 증폭기의 이득으로 인하여 여전히 2 dB 미만이 된다.
| Phase shifter | Q1(μm) | Q2(μm) | Insertion loss (dB) |
|---|---|---|---|
| 22.5° | 5×100 | 11×100 | ~0.65 |
| 45° | 11×100 | 17×100 | ~0.9 |
| 90° | 5×90 | 9×96 | ~1.4 |
| 180° | 5×80 | 5×80 | ~1.4 |
| Total loss | ~4.3 | ||
그림 6에는 직렬-병렬 변환기의 블록도를 보였다[11].
그림 6에서 버스선의 혼잡을 피하기 위해 외부로부터 3선으로 구성된 직렬-버스신호 EN, CLK, DATA가 직렬-병렬 변환기(SPC: Serial-to-Parallel Converter)에 입력되며, 이것은 e-모드 pHEMT 로직에 적합한 약 0～1 V로 동작하는 DCFL (Direct Coupled FET Logic)로 변환된다. 논리회로 구성에 사용되는 e-모드 pHEMT는 0.3 μm의 게이트-길이를 가지며, 게이트 구조는 1×5 μm이다. 이러한 e-모드 pHEMT를 사용하여 논리회로를 구성하며, 논리회로는 시프트-레지스터와 병렬 출력을 주는 data-latch의 두 개의 블록으로 구성되어 있다. 또한 data-latch로 출력된 DCFL 전압을 −2 V 및 0 V의 위상천이기 구동전압으로 변환하기 위해서, 위상천이기 구동회로를 포함하고 있다. SPC는 5 V 및 −3 V의 두 개 전원을 필요로 한다. 설계된 SPC의 성능은 표 3에 요약하였다.
| VDD | 5 V (7.2 mA) |
| VSS | −3 (2.1 mA) |
| Operation data rate | Typ. 125 kHz |
| Maximum data rate | Max 62.5 MHz |
| Size | 1,200×480 μm2 |
그림 7에 EM 시뮬레이션을 위한 layout을 보였다. 설계된 코아-칩의 크기는 1.75×1.75 mm2이다. 앞서 회로로 설계된 결과를 이용 layout을 하였다. EM 시뮬레이션을 위해서 EM 시뮬레이션이 가능하지 않은 SPC 부분을 제거하였다. 또한 저잡음증폭기와 위상천이기에 사용되는 e/d-모드 pHEMT를 모두 제거하고 각 e/d-모드 pHEMT가 연결된 곳에 port를 삽입하였다. 따라서 그림 7의 layout에 대하여 EM 시뮬레이션을 수행하면 각 e/d-모드 pHEMT에 연결된 외부 수동회로망의 다중-포트 S-파라미터를 구하게 된다.
다음 EM-시뮬레이션으로 얻어진 다중포트 S-파라미터에 e/d-모드 pHEMT 회로 모델을 연결하고, 시뮬레이션하면 제작 결과에 가까운 결과를 얻을 수 있게 된다. 얻어진 EM-시뮬레이션 결과는 시험결과와 매우 근접하여 시험 결과에 설명하도록 한다.
Ⅲ. 제작 및 시험 결과
그림 8에 제작된 수신부 코아-칩의 사진을 보였다.
우선 제작된 수신부 코아-칩에 대하여 온-웨이퍼 측정을 수행하였다. 측정 결과는 EM시뮬레이션 결과와 거의 동일하였다. 온-웨이퍼 측정을 통해 확인된 칩은 그림 9와 같이 3×3 mm2 크기를 갖는 QFN 패키지를 이용하여 패키지하였다.
그림 10은 QFN 패키지된 수신부 코아-칩을 측정하기 위한 TRL Cal-kit 및 조립된 사진을 보였다.
TRL 및 시험용 기판에 사용된 기판은 Rogers사의 RO3006 기판으로 두께 5 mil, 유전율 6.5이다. TRL 교정을 통하여 코아-칩만의 S-파라미터를 측정할 수 있게 된다. 4-bit 위상천이기의 경우, 16개의 위상상태가 존재하게 된다. 또한 이 위상상태는 22.5°의 간격으로 0°～360°의 위상을 전개하게 된다. 따라서 S-파라미터 측정을 통하여 16개 위상변화에 따른 이득과 반사손실을 파악할 수 있다. 그림 11은 주파수에 따른 16개 위상상태를 보여준다. 그림 11에서 12.5 GHz에서 RMS 위상 오차는 5° 미만으로 계산되었다.
그림 12에는 위상천이기 상태 변화에 따른 이득의 변화를 보여준다. 그림 12에서 코아-칩의 이득은 10 dB 이상임을 알 수 있다. 이득은 위상천이기 상태에 따라 약 2 dB의 차이를 보이는 것을 알 수 있다.
그림 13은 잡음지수를 보여준다. 잡음지수는 코아-칩을 포함하는 측정지그의 전체 잡음지수를 측정 후, 측정된 잡음지수에서 측정지그의 영향을 제거함으로써 계산되었다. 주파수 10.5～13 GHz 대역에서 2 dB 미만인 것을 알 수 있다.
그림 14에는 S11및 S22를 보였다. S11의 경우, 저잡음증 폭기의 입력을 들여다보기 때문에 위상천이기 상태변화에 대해 변화가 적은 반면, S22의 경우 180°-위상천이기의 출력을 들여다보기 때문에 위상천이기 상태에 따라 많은 변화를 보인다. 저잡음증폭기에 공급되는 5 V 드레인-전압에는 VG=0.55 V일 때 약 27 mA의 소모를 보였다. 그림 11, 12, 13의 결과는 이 바이어스 조건에서 측정된 것이다. 위상천이기를 구동하는 SPC의 경우 시뮬레이션에서 예상한대로 5 V 전원은 7.3 mA, −3 V 전원은 2.3 mA의 전류소모를 보였다.
비교를 위해 표 4에 Ommic사[7]의 코아칩과 비교정리 하였다. 표 4에서 알 수 있듯이, 크기는 약 1/2 정도로 줄였으며, 기타 성능은 유사한 것을 알 수 있다. 따라서 본 논문에 보인 QFN 패키지된 코아-칩은 PCB로 구현된 배열 안테나에 용이하게 조립할 수 있으며, 또한 지금까지 알려진 크기 중 가장 소형의 크기를 갖기 때문에 배열 안테나 구성에 좀 더 편리함을 제공하게 된다.
Ⅳ. 결 론
본 논문에서는 Win 사의 상용 0.25 μm GaAs pHEMT 공정 기술을 이용하여 X-대역(10.5～13 GHz)에서 동작하는 코아-칩의 설계 및 제작을 보였다. X-대역 코아-칩은 저잡음증폭기, 4-비트 위상천이기, 직렬-병렬 컨버터(SPC: Serial to parallel data converter)로 구성되며, 크기는 1.75×1.75 mm2로 지금까지 보고된 코아-칩중 가장 소형의 크기를 갖는다. 제작된 코아-칩은 조립의 편의를 제공하기 위해 3×3 mm2 크기를 갖는 QFN 패키지로 패키지 되었으며, 패키지된 코아-칩의 성능은 칩-자체의 성능과 거의 같음을 확인하였다. 사용 주파수 대역에서 이득 및 잡음지수는 각각 10 dB 이상, 2 dB 미만, 입출력 반사손실은 10 dB 미만이다. RMS 위상 오차는 12.5 GHz에서 5° 미만, P1dB는 2 dBm으로 타사 코아-칩과 대등한 성능을 갖는다.
